Spec Parser Engine
세계 최초 자연어 기반 칩 명세 자동 구조화 엔진
특허 및 지적재산권
"LLM 기반 자연어 칩 명세 자동 파싱 및 구조화 시스템"
- 의미론적 분석을 통한 모호성 해소 기술
- Truth Kernel 연동 실시간 검증 프레임워크
- SDC/UPF 자동 생성 알고리즘
기술 개요
Spec Parser는 자연어로 작성된 칩 요구사항을 업계 표준 형식(SDC, UPF, JSON Schema)으로 자동 변환하는 세계 최초의 지능형 파싱 엔진입니다. 기존 EDA 도구들이 수동으로 입력받던 명세를 자연어 처리 기술로 자동화하여 설계 진입장벽을 획기적으로 낮췄습니다.
* 28nm 공정, 200MHz RISC-V 코어 벤치마크 기준 (2024.Q4)
벤치마크 측정 방법론
• 테스트 데이터셋: RISC-V ISA Spec v2.1 (15 pages, 약 8,000 단어)
• 측정 환경: AWS EC2 c6i.4xlarge (16 vCPU, 32GB RAM)
• 반복 횟수: 50회 측정 후 중앙값 사용 (outlier 제거)
• 비교 기준: 동일 명세를 수동으로 SDC/UPF 변환 (3명의 시니어 엔지니어 평균 시간)
기존 기술 대비 차별점
기존 EDA (Synopsys/Cadence)
❌ 수동 입력 필요 (GUI 또는 스크립트)
✅ CREAIM: 자연어로 대화하듯 명세 전달
학계 연구 (ML-EDA)
❌ 특정 모듈에만 적용 가능
✅ CREAIM: 범용 칩 설계 전체 지원 (RISC-V, AI 가속기, IoT SoC 등)
입력/출력 구조
입력
- • 자연어 명세 ("200MHz RISC-V, 50mW 이하")
- • 요구사항 문서 (PDF/텍스트)
- • 제약조건 (면적, 전력, 타이밍)
- • 공정 정보 (28nm, 7nm 등)
출력
- • 구조화된 Spec (JSON Schema)
- • SDC 파일 (타이밍 제약)
- • UPF 파일 (전력 제약)
- • 검증 리포트 (명세 일관성 체크)
동작 플로우
실제 적용 시나리오
"200MHz로 동작하는 5단 파이프라인 RISC-V 코어를 설계하고 싶습니다. 전력 소모는 50mW 이하여야 하고, 28nm 공정을 사용합니다. L1 캐시는 32KB, 2-way associative로 구성하세요."
{
"arch": "RISC-V RV32I",
"pipeline": 5,
"freq_target": "200MHz",
"power_budget": "50mW",
"process": "28nm",
"cache": {
"L1I": {"size": "32KB", "way": 2},
"L1D": {"size": "32KB", "way": 2}
},
"constraints": {
"sdc": "clk_period = 5ns",
"upf": "power_domain = 1.2V"
}
}현재 한계 및 제약사항
❌ 매우 복잡한 제약조건
100개 이상의 복잡한 제약 조건이 상호 의존하는 경우 파싱 정확도가 85% 수준으로 저하될 수 있습니다.
❌ 아날로그/Mixed-Signal 회로
현재는 디지털 회로에 특화되어 있으며, 아날로그 회로나 Mixed-Signal 설계는 미지원합니다.
❌ 비표준 문서 형식
손글씨 스캔본, 이미지 기반 PDF 등 비정형 문서는 OCR 전처리 필요 (별도 작업).
기술적 챌린지 & 해결방법
챌린지 1: 모호한 자연어 처리
"빠른 칩", "저전력" 같은 추상적 표현을 구체적 수치로 변환
✓ 해결: 도메인 지식 DB + LLM 추론 + 사용자 대화형 확인
챌린지 2: 명세 간 충돌 감지
"고성능" + "초저전력" 같은 상충되는 요구사항 처리
✓ 해결: Truth Kernel 기반 실시간 검증 + Trade-off 시각화
챌린지 3: 표준 형식 변환 정확도
SDC/UPF 문법 규칙 준수 및 업계 표준 호환성
✓ 해결: 템플릿 기반 생성 + Formal Verification 연동