특허 등록

AI Formal Verification Engine

수학적 증명 기반 칩 설계 완전성 검증 엔진

특허 및 지적재산권

핵심 특허

"AI 기반 Formal Property 자동 생성 및 검증 시스템"
- RTL 분석을 통한 SVA Property 자동 생성
- SAT/SMT Solver + RL 결합 증명 속도 향상
- Counter-example 자동 분석 및 수정 제안

기술 개요

AI Formal Verification Engine은 수학적 증명을 통해 칩 설계의 정확성을 100% 보장하는 엔진입니다. 시뮬레이션이 "일부 케이스"만 테스트하는 것과 달리, Formal Verification은 "모든 가능한 입력"에 대해 설계가 올바른지 수학적으로 증명합니다. CREAIM은 여기에 AI를 결합하여 Property 자동 생성과 증명 속도를 획기적으로 향상시켰습니다.

처리 시간

3분 12초

평균 증명 시간 (47 Props)*

정확도

100%

커버리지 (수학적 증명)*

개선률

50x

vs 전통적 Formal Tool*

* RISC-V 파이프라인, SVA Property 47개 자동 생성 및 증명 기준 (2024.Q4)

벤치마크 측정 방법론

• 테스트 회로: RISC-V RV32I 5단 파이프라인 (3,247 LOC RTL)

• Property 생성: AI 자동 생성 47개 SVA properties (reset, FSM safety, bounds 등)

• 증명 도구: Z3 SAT Solver + RL 기반 탐색 최적화

• 비교 기준: Synopsys VC Formal (수동 property 작성 + 증명 시간)

• 측정 환경: AWS EC2 c6i.8xlarge (32 vCPU, 64GB RAM), 20회 반복 평균

기존 기술 대비 차별점

vs Synopsys VC Formal / Cadence JasperGold

❌ Property를 수동으로 작성해야 함 (전문가 필요)
✅ CREAIM: RTL 분석 → SVA Property 자동 생성

vs 일반 시뮬레이션

❌ 일부 케이스만 테스트 (커버리지 70~80%)
✅ CREAIM: 수학적 증명으로 100% 커버리지 보장

vs 기존 Formal Tools

❌ 복잡한 회로는 증명 시간 폭증 (수 시간~수 일)
✅ CREAIM: RL 기반 탐색 최적화로 50배 속도 향상

핵심 기술 구조

1. SVA Property 자동 생성

RTL을 분석하여 검증이 필요한 속성(Property)을 자동으로 추출. 예: "Reset 신호가 Active 시 모든 레지스터는 0으로 초기화" → SystemVerilog Assertion (SVA) 코드로 자동 생성.

2. SAT/SMT Solver + RL 하이브리드

전통적인 SAT/SMT Solver에 강화학습을 결합하여 탐색 전략 최적화. 증명 불가능한 경우 빠르게 포기하고 다른 접근 시도 (Timeout 최소화).

3. Counter-example 자동 분석

Property 위반 시 Counter-example(반례)를 생성하고, LLM으로 "왜 위반했는지" 설명 + 수정 방법 제안.

4. Equivalence Checking

최적화 전후 RTL이 논리적으로 동일한지 자동 검증. "PPA 최적화 후에도 기능은 동일함"을 수학적으로 증명.

입력/출력 구조

입력

• RTL 코드 (Verilog/SV)
• 설계 명세 (자연어 또는 구조화)
• 기존 Property (옵션)
• 최적화 전후 RTL (Equivalence Check 시)

출력

• 자동 생성된 SVA Property
• Proof 결과 (Pass/Fail)
• Counter-example (위반 시)
• 수정 제안 리포트

자동 생성 Property 예시

1. Reset Property

// AI 자동 생성
assert property (@(posedge clk)
  !rst_n |=> (pc == 0) && (state == IDLE)
);

2. FSM Safety Property

// AI 자동 생성
assert property (@(posedge clk)
  (state == FETCH) |=> (state inside {DECODE, IDLE})
);

3. Memory Access Property

// AI 자동 생성
assert property (@(posedge clk)
  mem_wr_en |-> (mem_addr < MEM_SIZE)
);

동작 플로우

1. RTL 분석

Property 추출

2. SVA 생성

AI 자동 작성

3. 증명

SAT/SMT+RL

4. 결과

Pass/Fail

실제 적용 사례

Case: RISC-V 파이프라인 Safety 검증

검증 내용:

• FSM 전이 안전성
• Pipeline Hazard 방지
• Memory 경계 검사
• Reset 동작 정확성

결과:

✓ Property: 47개 자동 생성
✓ 증명 시간: 3분 12초
✓ 발견된 버그: 2건
✓ 자동 수정 제안: 2건
✓ 재검증: Pass

현재 한계 및 제약사항

❌ 대규모 회로 증명 불가

10,000 게이트 이상의 복잡한 회로는 증명 시간이 수 시간~수 일로 증가하며, Timeout으로 증명 실패 가능 (~15%).

❌ 복잡한 데이터 패스

Floating-Point 연산, 암호화 알고리즘 등 수학적으로 복잡한 로직은 Property 자동 생성이 제한적.

❌ Unbounded Property

"언젠가는 응답이 온다" 같은 무한 시간 Property는 증명 불가능 (Bounded Model Checking으로 제한 필요).

기술적 챌린지 & 해결방법

챌린지 1: Property 자동 생성 정확성

불필요하거나 부정확한 Property 생성 가능

✓ 해결: 설계 명세와 RTL 동시 분석 + 사용자 피드백 학습

챌린지 2: 대규모 회로 증명 시간

복잡한 회로는 SAT Solver가 수렴하지 못함 (Undecidable)

✓ 해결: RL 기반 탐색 가이드 + Abstraction 기법 + Timeout 설정

챌린지 3: Counter-example 해석 난이도

반례가 생성되어도 설계자가 이해하기 어려움

✓ 해결: LLM으로 반례를 자연어로 설명 + 파형 시각화 + 수정 제안