데모 영상 전략

데모 시나리오

👉 자연어 명세서 입력 (한글/영어) → AI가 자동으로 RISC-V 32비트 프로세서 RTL 코드 생성 → 시뮬레이션 실행

주요 기능 (화면 표시)

• •✅ 입력: "32비트 RISC-V 코어, 5단 파이프라인, 2.5GHz 동작" (자연어)
• •✅ 엔진 #1이 자연어를 RTL 스펙으로 자동 변환 (NLP-to-RTL)
• •✅ AI가 자동으로 Verilog RTL 코드 생성 (3000+ 라인)
• •✅ 자동 UVM 테스트벤치 생성 및 시뮬레이션
• •✅ 결과: 완전 동작하는 프로세서 RTL + 검증 완료

데모 시나리오

RTL 코드에 의도적 버그 삽입 → AI가 자동 감지 → 90% 자동 수정 성공 → 재검증

주요 기능 (화면 표시)

• •입력: 타이밍 버그가 포함된 RTL 코드
• •AI가 자동으로 버그 감지 (Root cause analysis)
• •90% 확률로 자동 수정 제안 + 적용
• •결과: 수정된 RTL + 검증 통과 리포트

데모 시나리오

RTL → Vivado/Quartus 자동 실행 → FPGA 비트스트림 생성 → 원격 FPGA에 업로드 → 실제 하드웨어 동작

주요 기능 (화면 표시)

• •입력: 검증된 RTL 코드
• •Multi-vendor FPGA 지원 (Xilinx/Intel/Lattice)
• •Timing closure 자동화 + 최적화
• •결과: FPGA 비트스트림 + 원격 하드웨어 동작 확인

데모 시나리오

RTL/Layout 입력 → AI가 제조 수율 예측 (97%+ 정확도) → DFM 문제 자동 감지 → 수정 제안

주요 기능 (화면 표시)

• •입력: 설계 데이터 (RTL + Layout 정보)
• •AI가 10만+ 웨이퍼 데이터로 수율 예측
• •Lithography hotspot 96%+ 감지
• •결과: 예상 수율 85% + DFM 개선안 제시

데모 시나리오

RTL → AI 자동 Floorplan → Clock Tree 합성 → Power Grid 최적화 → Routing Congestion 예측 → GDS-II

주요 기능 (화면 표시)

• •입력: Timing-closed RTL
• •AI가 자동 Floorplan 생성 (RL 최적화)
• •Clock Tree Synthesis (Skew <50ps)
• •결과: GDS-II 레이아웃 + P&R 메트릭 리포트

데모 시나리오

8개 AI Agent가 협업 → PPA 최적화 → Design space exploration → Pareto 최적해 120개 도출

주요 기능 (화면 표시)

• •입력: 설계 목표 (Power/Performance/Area 우선순위)
• •8개 AI Agent가 동시에 협업 최적화
• •100K+ 설계 데이터로 Pareto frontier 생성
• •결과: PPA 최적화 +22%, 120개 최적 솔루션

데모 시나리오

자연어 명세 → RTL → 검증 → Physical Design → Manufacturing → GDS-II 전 과정 완전 자동

주요 기능 (화면 표시)

• •입력: 자연어 스펙 (예: RISC-V 32비트 프로세서)
• •32개 AI 엔진이 순차 실행 (자동화 95%+)
• •중간 오류 자동 수정 (Auto-Repair 90%)
• •결과: GDS-II + 수율 예측 + 비용 분석 리포트